Although these chips come in different shapes and forms, they are all made of the same building blocks: elementary logic gates.
本章从与非门开始，搭建了与、或、非、异或门、数据选择器、数据分配器，以及他们的多路输入和多位扩展。
所有组合逻辑函数均可表示为真值的与或组合式，与或非均可由与非门实现，进而可以通过与非门实现所有的组合逻辑。
逻辑式化简：配凑、裂项、反演律等。
一个逻辑函数的外部特性是唯一的，但是实现方式是多样的。需综合考虑门的数目、类型及连接数进行优化设计。
第一节课，要读的材料较多。本课程所用HDL的语法与Verilog不同，介绍在附录中。
课程的最底层是与非门(Nand Gate)。课程假设已有可靠且充足的与非门，并将其作为一切的基础。
既然学过模数电，不妨再向底层探索，趁此复习一番。
硅原子核最外层有4个电子。
单晶硅由整齐排列的硅原子构成，每个硅原子可以和相邻四个硅原子形成共价键，构成8电子稳定结构，称为 本征半导体。
本征半导体内的自由电子主要来自热量激发，导电性差。
在硅片内掺入硼、磷等3、5价杂质，可构成P区和N区，分别含有较多的空穴和自由电子，即载流子，导电性明显增强。
将P、N区相邻制作在一块硅片上，构成具有单向导电性PN结，即二极管。
PN结两侧载流子存在浓度差，导致扩散运动，在中间形成载流子浓度较低的耗尽层。
若加上外电场促进扩散运动，压缩耗尽层，可使扩散运动不断进行，PN结导通。
而若外电场从N区指向P区，抑制扩散运动，耗尽层增大，结的导电性变差，PN结关断。
双极型晶体管。将中间为公共区域的两个PN结制作在一起，可构成具有开关功能的三极管。
具有导通电阻小，驱动电流大的优点。IC中常用于输出级。
金属氧化物场效应管。通过电场而非电流控制电路通断。
在杂质半导体上制作制作两块高掺杂的相反极性区域，通过外加电场控制两个区域间的通断。
阻断时电阻大，且由于控制端无电流，功耗低、翻转快。在IC逻辑部分中应用广泛。
根据二、三极管的控制作用，结合电源电阻，可实现多种结构的门电路。
使用最广泛的是CMOS门电路，即互补MOS管构成的与非门电路。具有静态功耗小的优点。
MOS门电路扇出时，次级的级间电容会由于并联线性增加，进而增大电路的翻转时间。
OC/OD门指输出端开路的门电路，工作时需外接电源电阻。此结构可避免大电流流过三极管，实现对大电流的控制，同时还可实现线与、输出电平变换等功能。
时序逻辑中常用到MOS传输门。通过互补MOS结构，确保门开启时两管不会都进入恒流区，以使导通电阻小。
在数字电路输出端常用三态门，除高低电平外还可输出接近开路的高阻态，可实现总线和输入输出复用等结构。
上下管控制端加入使能管脚，使两管均阻断即可。
语言风格：芯片名称以大写字母开头，管脚以小写字母开头。
代码结构：注释 -> API -> 实现
管脚每个输入端只可接一条线，输出端可扇出多条线。
管脚连接中，等号左边为被调用模块内的管脚。
bat为Windows端，sh为Unix端启动器。
设计完hdl文件后load对应的tst脚本进行测试即可。
可使用内置的模块提高仿真效果，只要目录下无对应模块文件即会调用内置模块。
注意使设计顺序与书中一致，可实现仅用与非门搭建所有模块的效果。
数电内容的子集，略。设计时有些许繁琐。
提供的HDL工具较为轻量化，且所需功能都有。上手比Vivado容易，对初学者很友好。